关键词：while, for, repeat, forever
Verilog 循环语句有 4 种类型，分别是 while，for，repeat，和 forever 循环。循环语句只能在 always 或 initial 块中使用，但可以包含延迟表达式。
while 循环
while 循环语法格式如下：
while (condition) begin
…
end
while 循环中止条件为 c……继续阅读 »
3年前 (2022-06-01) 415浏览 0评论
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关键词：initial， always
过程结构语句有 2 种，initial 与 always 语句。它们是行为级建模的 2 种基本语句。
一个模块中可以包含多个 initial 和 always 语句，但 2 种语句不能嵌套使用。
这些语句在模块间并行执行，与其在模块的前后顺序没有关系。
但是 initial 语句或 always 语句内部可以理解为是顺序执行的（非阻塞赋值除外）。
每个 initial……继续阅读 »
3年前 (2022-05-31) 374浏览 0评论
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积分梳状滤波器（CIC，Cascaded Integrator Comb），一般用于数字下变频（DDC）和数字上变频（DUC）系统。CIC 滤波器结构简单，没有乘法器，只有加法器、积分器和寄存器，资源消耗少，运算速率高，可实现高速滤波，常用在输入采样率最高的第一级，在多速率信号处理系统中具有着广泛应用。
DDC 原理
DDC 工作原理
DDC 主要由本地振荡器（NCO） 、混频器、滤波器等组成，如下图所示。
DD……继续阅读 »
3年前 (2022-05-26) 125浏览 0评论
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关键词：函数，大小端转换，数码管译码
在 Verilog 中，可以利用任务（关键字为 task）或函数（关键字为 function），将重复性的行为级设计进行提取，并在多个地方调用，来避免重复代码的多次编写，使代码更加的简洁、易懂。
函数
函数只能在模块中定义，位置任意，并在模块的任何地方引用，作用范围也局限于此模块。函数主要有以下几个特点：
1）不含有任何延迟、时序或时序控制逻辑
2）至少有一个输入变量
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3年前 (2022-05-26) 188浏览 0评论
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本节主要对有符号数的十进制与二进制表示以及一些数值变换进行简单的总结。
定义一个宽度为 DW 的二进制补码格式的数据 dbin ，其表示的有符号十进制数字为 ddec 。
reg [DW-1:0] dbin ;
1. 十进制有符号数转二进制补码
正数的补码为原码。
假如十进制数 ddec 为负数，则计算其对应的二进制补码的方法主要有 2 种：
将ddec 最高位符号位改写为 1，剩余数值部分取反加一
例……继续阅读 »
3年前 (2022-05-15) 201浏览 0评论
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数值种类
Verilog HDL 有下列四种基本的值来表示硬件电路中的电平逻辑：
0：逻辑 0 或 “假”
1：逻辑 1 或 “真”
x 或 X：未知
z 或 Z：高阻
x 意味着信号数值的不确定，即在实际电路里，信号可能为 1，也可能为 0。
z 意味着信号处于高阻状态，常见于信号（input, reg）没有驱动时的逻辑结果。例如一个 pad 的 inpu……继续阅读 »
3年前 (2022-05-15) 183浏览 0评论
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